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16Mb: 1 Meg x 16 Async/Page/Burst CellularRAM 1.0 Memory
Configuration Registers
Figure 20:
WAIT Configuration During Burst Operation
C LK
B C R[8] = 0
WAIT
WAIT
Data vali d in c urrent c y c le.
B C R[8] = 1
Data vali d in next c y c le.
DQ[15:0]
D[0]
D[1]
D[2]
D[3]
D[4]
DON’T C ARE
Note:
Non-default BCR setting for WAIT during BURST operation: WAIT active LOW.
Latency Counter (BCR[13:11]) Default = Three-Clock Latency
The latency counter bits determine how many clocks occur between the beginning of a
READ or WRITE operation and the first data value transferred. Only latency code two
(three clocks) or latency code three (four clocks) is allowed (see Table 5 and Figure 21).
Operating Mode (BCR[15]) Default = Asynchronous Operation
The operating mode bit selects either synchronous BURST operation or the default
asynchronous mode of operation.
Table 5:
Latency Configuration
Max Input CLK Frequency (MHz)
Latency Configuration Code
2 (3 clocks)
3 (4 clocks) – default
Figure 21:
Latency Counter
V IH
C LK
V IL
104 MHz
66 (15ns)
104 (9.62ns)
80 MHz
53 (18.75ns)
80 (12.50ns)
A[19:0]
ADV#
V IH
V IL
V IH
V IL
VALID
ADDRE SS
C o d e 2
DQ[15:0]
V OH
V OL
VALID
OUTPUT
VALID
OUTPUT
VALID
OUTPUT
VALID
OUTPUT
VALID
OUTPUT
C o d e 3
(Default)
DQ[15:0]
V OH
V OL
VALID
OUTPUT
VALID
OUTPUT
VALID
OUTPUT
VALID
OUTPUT
DON’T C ARE
UNDEFINED
PDF: 09005aef81cb58ed/Source: 09005aef81c7a667
16mb_burst_cr1_0_p23z_2.fm - Rev. H 4/08 EN
26
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